Verilog HDL设计实践与指导

前言
第1章 Verilog HDL概述
1.1 Verilog HDL简介
1.2 Verilog HDL的历史
1.3 Verilog HDL和VHDL的比较
1.4 计算机辅助设计的概况
1.5 目前的集成电路设计
1.5.1 第一步：详细说明
1.5.2 第二步：寄存器传输级（RTL）编码
1.5.3 第三步：TestBench与仿真
1.5.4 第四步：综合
1.5.5 第五步：初步时序分析
1.5.6 第六步：自动布局布线（APR）
1.5.7 第七步：后端报告（BACK ANNOTATION）
1.5.8 第八步：布局后时序分析
1.5.9 第九步：逻辑验证
1.6 IP复用技术及SoC概况
1.6.1 IP复用技术
1.6.2 SoC的概况
1.7 小结
第2章 Verilog HDL语言的语法
2.1 标识符和关键字
2.2 系统任务和系统函数
2.2.1 display和write任务
2.2.2 monitor任务
2.2.3 strobe任务
2.2.4 文件输入/输出任务
2.2.5 模拟时间函数
2.2.6 模拟控制任务
2.2.7 随机函数
2.3 编译指令
2.3.1 'define和'undef
2.3.2 'ifdef、'else和‘endif
2.3.3 'default_nettype
2.3.4 'include
2.3.5 'resetall
2.3.6 'timescale
2.3.7 'unconnected_drive和'nounconnected_drive
2.3.8 'celldefine和'endcelefine
2.4 空白符和注释
2.5 数值和字符串
2.6 线网类型
2.7 寄存器类型
2.8 门类型
2.9 操作符
2.9.1 算术操作符
2.9.2 关系操作符
2.9.3 相等关系操作答
2.9.4 逻辑操作符
2.9.5 按位操作符
2.9.6 归约操作符
2.9.7 移位操作符
2.9.8 条件操作符
2.9.9 连接操作符
2.9.10 复制操作符
2.9.11 操作符优先级
2.10 小结
第3章 行为语句
3.1 过程语句
3.1.1 initial语句
3.1.2 always语句
3.2 条件语句
3.2.1 if_else语句
3.2.2 条件操作符
3.3 case语句
3.3.1 case语句
3.3.2 casez和casex语句
3.3.3 case语句和if-else-if语句的比较
3.4 循环语句
3.4.1 forever循环语句
3.4.2 repeat语句
3.4.3 while语句
3.4.4 for语句
3.4.5 循环的异常退出
3.5 事件控制
3.6 持续赋值
3.7 过程赋值语句
3.7.1 Verilog HDL的层次化事件队列
3.7.2 阻塞赋值的一般用法
3.7.3 非阻塞赋值的一般用法
3.7.4 阻塞赋值和非阻塞赋值的比较
3.7.5 阻塞赋值和非阻塞赋值的混合使用
3.8 小结
第4章 结构化建模
4.1 两种设计方法
4.2 模块
4.3 端口
4.4 模块的示例化
4.5 模块的参数化
4.6 关于结构化的一个实例
4.7 小结
第5章 门级与开关级建模
5.1 概述
5.2 门级基元
5.2.1 多输入门
5.2.2 多输出门
5.2.3 三态门
5.3 开关级基元
5.3.1 MOS开关
5.3.2 双向开关
5.4 门级建模
5.5 开关级建模
5.5.1 强度的定义
5.5.2 开关级建模的示例
5.6 小结
第6章 用户自定义基元（UDP）
6.1 UDP的定义
6.1.1 UDP头部
6.1.2 UDP端口声明
6.1.3 时序UDP的初始化语句
6.1.4 UDP的状态表格
6.2 组合UDP
6.3 时序UDP
6.3.1 电平敏感的时序UDP
6.3.2 边沿敏感的时序UDP
6.3.3 混合时序UDP
6.4 小结
第7章 复杂建模
7.1 数组的示例
7.2 延时
7.2.1 赋值语句中的延时
7.2.2 门和线网的延时
7.2.3 最小延时、最大延时和典型延时
7.3 函数和任务
7.3.1 任务
7.3.2 可重入任务
7.3.3 函数
7.3.4 函数和任务的比较
7.4 作用域和层次名
7.4.1 作用域
7.4.2 层次名
7.5 握手协议
7.5.1 等待语句
7.5.2 握手协议实例
7.6 流水线设计
7.6.1 一个简单的流水线实例
7.6.2 流水线之间的同步操作
7.7 小结
第8章 功能验证
8.1 为模块建立测试台
8.2 一个简单的TestBench
8.3 读写文本文件中的测试矢量
8.3.1 读取文本文件
8.3.2 写入文本文件
8.3.3 修改后的TestBench
8.4 其他测试信号的产生
8.4.1 时钟信号的产生
8.4.2 复位信号的产生
8.5 两种测试方法学的简介
8.5.1 基于模拟的验证
8.5.2 半形式化验证
8.6 小结
第9章 综合与设计
9.1 综合中特殊的几类语句
9.1.1 always语句
9.1.2 if语句
9.1.3 case语句
9.1.4 full case
9.1.5 parallel case
9.2 时钟
9.3 锁存器和触发器
9.3.1 锁存器
9.3.2 触发器（flip-flop）
9.4 同步行为和异步行为
9.5 组合逻辑和时序逻辑
9.6 毛刺及其消除方法
9.7 模块的划分与综合
9.8 可综合的描述风格
9.9 小结
第10章 数字电路的设计与技巧
10.1 组合逻辑电路的设计与描述
10.1.1 组合逻辑电路的基本特征与设计介绍
10.1.2 多路选择器
10.1.3 编码器
10.1.4 优先级编码器
10.1.5 译码器
10.1.6 比较器
10.1.7 ALU
10.2 时序逻辑电路设计和描述
10.2.1 时序逻辑电路的基本特征
10.2.2 寄存器
10.2.3 线性反馈移位寄存器（LSFR）
10.2.4 计数器
10.2.5 资源的仲裁器（arbiter)
10.2.6 乘法器
10.3 有限状态机的设计与描述
10.3.1 Moore有限状态机
10.3.2 Mealy有限状态机
10.3.3 混合有限状态机
10.3.4 状态的描述
10.3.5 状态机的设计风格
10.3.6 有限状态机的复位
10.3.7 有限状态机中的手刺
10.3.8 状态机实例分析
10.4 小结
第11章 基于Harvard结构的RISC_CPU设计
11.1 概述
11.2 Harvard结构的RISC_CPU简介
11.3 RSIC CPU的体系结构
11.4 算术逻辑运算部件
11.5 寄存器文件
11.6 译码部件
11.7 CPU顶层模块
11.7.1 取指令部件
11.7.2 特殊寄存器部件
11.7.3 数据通路
11.8 RISC CPU的IP核验证
11.9 RISC CPU的综合及前仿
11.10 小结