本书特色：·在附录中给出VHDL语言词法元素、语法产生式及词汇表等。·为了使已经熟悉C++语言的读者能尽快掌握和理解VHDL语言，特地在绪论中扼要讨论了VHDL与C++的类比。·本书的目标是全面、系统和准确地讲述超高速集成电路（VHSIC）的硬件描述语言（VHDL）。·为了维护VHDL语言标准的权威性，本书力求既保持其完整、严谨和原汁原味，同时又补充了部分例题，帮助读者理解有关的语法现象。·通过阅读这些例题将有助于提高读者编写VHDL语言描述的能力。本教程是参照IEEEStandardsVHDLLanguageReferenceManual（IEEEStd1076，2000年版）编写。全书共分十三章。第1章设计实体和组装。实体是VHDL语言基本硬件的抽象，而组装则描述出各实体的配置，以构成系统的完整设计。第2章子程序和包，前者用于定义计算数值或展示行为算法，后者则提供一种定义资源的方法，使不同设计单元可共享这些资源。第3章阐明VHDL支持的各种类型与预定义类型。所有预定义类型都包含在附录D的STANDARD当中。第4章阐述类型和子类型说明、各种对象说明、别名说明、属性说明、群组和群组模板说明等。第5章讨论将附加信息与已说明的实体相关联的方法，包括属性规定、组装规定和拆按规定。第6章给出应用于各种形式名称的命名规则。第7章讨论适用于各种不同形式的表达式及其计算的规则。第8章讨论按出现顺序定义执行一个子程序或进程的算法。第9章讨论各自异步执行的并发语句，它们用于定义互相连接的块和进程，而这些块和进程用于共同描述出设计的行为和结构。第10章阐明用于定义说明范围的规则与描述文本中各个位置上的标识符可见的规则。第11章阐明VHDL语言描述的总体组织以及设计库中对描述的分析及定义。第12章明确说明生效的过程，称为该说明的确立。只有定义该模型的各设计层次和结构的说明项都确立了，才能进行模型的模拟。第13章以神经元计算机的一个完整的全机性的描述和模拟向量编制说明VHDL语言的设计实践。所用程序量涵盖了大量的VHDL语言的语法现象。本书主要面向从事VHDL语言高级综合和模拟验证工具研究、开发的研究生、教师、科研工作人员和从事EDA专业的高级技术人员，也可供高等学校计算机、信息处理、自动控制、电子工程和通信技术等专业的研究生及高年级本科生参考。
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