数字系统测试和可测试性设计

译者序
前言
概述
致谢
第1章 数字电路测试的基础知识和HDL的作用
1.1 设计及测试
1.1.1 RTL设计流程
1.1.2 流片后测试
1.2 测试重点
1.2.1 测试方法
1.2.2 可测试性方法
1.2.3 检测方法
1.2.4 测试成本
1.3 数字系统测试中的HDL
1.3.1 硬件建模
1.3.2 制定测试方法
1.3.3 虚拟测试机
1.3.4 可测试性硬件评估
1.3.5 协议感知自动测试设备
1.4 自动测试设备结构及仪器
1.4.1 数字激励及测量仪器
1.4.2 DC仪器
1.4.3 AC仪器
1.4.4 RF仪器
1.4.5 自动测试设备
1.5 小结
第2章 用于设计和测试的Verilog HDL
2.1 使用HDL开发测试方法的原因
2.2 将Verilog用于设计
2.2.1 将Verilog用于仿真
2.2.2 将Verilog用于综合
2.3 将Verilog用于测试
2.3.1 无故障电路分析
2.3.2 故障表编制及可测试性分析
2.3.3 故障仿真
2.3.4 测试生成
2.3.5 可测试性硬件设计
2.4 Verilog的基本结构
2.4.1 模块、端口、连线及变量
2.4.2 抽象的层级
2.4.3 逻辑值系统
2.5 组合电路
2.5.1 晶体管级描述
2.5.2 门级描述
2.5.3 运算级描述
2.5.4 过程级描述
2.5.5 实例化其他模块
2.6 时序电路
2.6.1 寄存器和移位寄存器
2.6.2 状态机编码
2.7 完整示例（加法器）
2.7.1 控制/数据划分
2.7.2 加法器的设计规格
2.7.3 CPU的实现
2.8 测试平台技术
2.8.1 测试平台技术
2.8.2 简单的组合测试平台
2.8.3 简单的时序测试平台
2.8.4 限制数据集
2.8.5 同步数据和响应处理
2.8.6 随机时间间隔
2.8.7 文本IO
2.8.8 仿真代码覆盖率
2.9 PLI基础知识
2.9.1 访问例行程序
2.9.2 HDL/PLI实现的步骤
2.9.3 在HDL/PLI环境中注入故障
2.1 0小结
第3章 故障和缺陷建模
3.1 故障建模
3.1.1 故障抽象
3.1.2 功能故障
3.1.3 结构故障
3.2 门级结构故障
3.2.1 确认故障
3.2.2 固定开路故障
3.2.3 固定为0的故障
3.2.4 固定为1的故障
3.2.5 桥接故障
3.2.6 状态依赖型故障
3.2.7 多故障
3.2.8 单固定结构故障
3.2.9 检测单固定故障
3.3 与门级故障相关的问题
3.3.1 检测桥接故障
3.3.2 不可检测的故障
3.3.3 冗余故障
3.4 故障压缩
3.4.1 难以区分的故障
3.4.2 等效单固定故障
3.4.3 面向门的故障压缩
3.4.4 面向线路的故障压缩
3.4.5 重汇聚扇出的问题
3.4.6 支配性故障压缩
3.5 基于Verilog的故障压缩
3.5.1 用于故障压缩的Verilog测试平台
3.5.2 故障压缩的PLI实现
3.6 小结
第4章 故障仿真应用与方法
4.1 故障仿真
4.1.1 门级故障仿真
4.1.2 故障仿真要求
4.1.3 HDL环境
4.1.4 时序电路故障仿真
4.1.5 故障排除
4.1.6 相关术语
4.2 故障仿真应用
4.2.1 故障覆盖率
4.2.2 测试生成中的故障仿真
4.2.3 故障字典创建
4.3 故障仿真技术
4.3.1 串行故障仿真
4.3.2 并行故障仿真
4.3.3 并发故障仿真
4.3.4 演绎故障仿真
4.3.5 演绎故障仿真的比较
4.3.6 关键路径追踪故障仿真
4.3.7 微分故障仿真
4.4 小结
第5章 测试向量生成方法及算法
5.1 测试生成基础知识
5.1.1 布尔差分
5.1.2 测试生成过程
5.1.3 故障和测试
5.1.4 术语和定义
5.2 可控性和可观察性
5.2.1 可控性
5.2.2 可观察性
5.2.3 基于概率的可控性和可观察性
5.2.4 SCOAP的可控性和可观察性
5.2.5 基于距离
5.3 随机测试生成
5.3.1 限制随机测试数量
5.3.2 组合电路随机测试生成
5.3.3 时序电路的随机测试生成
5.4 小结
第6章 确定性测试生成算法
6.1 确定性测试生成方法
6.1.1 双阶段测试生成
6.1.2 面向故障的测试生成基本原理
6.1.3 D算法
6.1.4 PODEM（面向路径的测试生成）
6.1.5 其他确定性面向故障的测试生成方法
6.1.6 不依赖于故障的测试生成
6.2 时序电路测试生成
6.3 测试数据压缩
6.3.1 测试压缩的形式
6.3.2 测试兼容性
6.3.3 静态压缩
6.3.4 动态压缩
6.4 小结
第7章 通过扫描法进行测试电路设计
7.1 增加电路可测试性
7.1.1 折中方案
7.1.2 测试时序电路
7.1.3 组合电路的可测试性
7.2 可测试性插入
7.2.1 改善可观测性
7.2.2 提高可控性
7.2.3 共享可观测性引脚
7.2.4 共享控制引脚
7.2.5 降低选择输入
7.2.6 同步控制和观测
7.3 全扫描可测试性设计技术
7.3.1 全扫描插入
7.3.2 触发器结构
7.3.3 全扫描设计与测试
7.4 扫描结构
7.4.1 全扫描设计
7.4.2 映像寄存器可测试性设计
7.4.3 局部扫描方法
7.4.4 多扫描设计
7.4.5 其他的扫描设计
7.5 RTL扫描设计
7.5.1 RTL设计全扫描
7.5.2 RTL设计多链扫描
7.5.3 RTL扫描设计
7.6 小结
第8章 标准IEEE测试访问方法
8.1 边界扫描基础知识
8.2 边界扫描结构
8.2.1 测试访问端口
8.2.2 BS-1149.1 寄存器
8.2.3 TAP控制器
8.2.4 解码器单元
8.2.5 选择器和其他单元
8.3 边界扫描测试说明
8.4 板级扫描链结构
8.4.1 单一串行扫描链
8.4.2 具有单一控制测试端口的多扫描链
8.4.3 具有一个TDI、TDO但有多个TMS的多扫描链
8.4.4 多扫描链，多TAP
8.5 RTL边界扫描
8.5.1 为CUT插入边界扫描测试硬件
8.5.2 两个模块的测试案例
8.5.3 虚拟边界扫描测试机
8.6 边界扫描描述语言
8.7 小结
第9章 逻辑内建自测试
9.1 内建自测试基本知识
9.1.1 基于存储器的内建自测试
9.1.2 内建自测试的有效性
9.1.3 内建自测试的类型
9.1.4 设计一个内建自测试
9.2 测试向量生成
9.2.1 测试向量产生器的集成
9.2.2 穷举计数器
9.2.3 环形计数器
9.2.4 扭环计数器
9.2.5 线性反馈移位寄存器
9.3 输出响应分析
9.3.1 输出响应分析器集成
9.3.2 1字符计数器
9.3.3 跳变计数器
9.3.4 奇偶校验
9.3.5 串行LFSR
9.3.6 并行特征信号分析
9.4 内建自测试结构
9.4.1 与内建自测试相关的术语
9.4.2 集中式和独立式板级内建自测试结构
9.4.3 内建评估和自检
9.4.4 随机测试接口
9.4.5 LSSD片上自检
9.4.6 使用MISR和SRSG自测试
9.4.7 并发的内建自测试
9.4.8 BILBO
9.4.9 提高测试覆盖率
9.5 RTL内建自测试设计
9.5.1 被测电路设计、仿真和综合
9.5.2 RTS内建自测试插入
9.5.3 配置RTS 内建自测试
9.5.4 内建自测试的合并配置
9.5.5 STUMPS设计
9.5.6 RTS和STUMPS的结果
9.6 小结
第10章 测试压缩
10.1 测试数据压缩
10.2 压缩方法
10.2.1 基于代码的方案
10.2.2 基于扫描的方案
10.3 解压缩方法
10.3.1 解压缩的硬件结构
10.3.2 周期性扫描链
10.3.3 基于代码的解压缩
10.3.4 基于扫描的解压缩
10.4 小结
第11章 通过MBIST测试存储器
11.1 存储器测试
11.2 存储器结构
11.3 存储器故障模型
11.3.1 固定故障
11.3.2 转换故障
11.3.3 耦合故障
11.3.4 桥接和状态耦合故障
11.4 功能测试方法
11.4.1 March测试算法
11.4.2 March-C算法
11.4.3 MATS+算法
11.4.4 其他的March测试
11.5 MBIST方法
11.5.1 简单的March MBIST
11.5.2 March-C MBIST计数-排序器
11.5.3 干扰MBIST
11.6 小结
附录A 在协议感知自动测试设备上使用HDL
附录B PLI测试应用的门级组件
附录C 编程语言接口测试工具
附录D IEEE 1149.1 标准边界扫描的Verilog描述
附录E 边界扫描IEEE 1149.1 标准虚拟测试机
附录F 由RTL综合生成的门级网表（NetlistGen）
参考书目