多核处理器缓存优化关键问题研究

图1-1 英特尔商用处理器中集成的晶体管数目
图1-2 采用2D Mesh拓扑结构的RAW处理器顶层设计
图1-3 Intel Knights Landing多核处理器的结构框图
图1-4 gzip和gcc执行过程中指令级并行度的阶段性变化
图1-5 可重构系统填补了通用处理器和专用集成电路的鸿沟
图1-6 共享和私有Cache混合组织方式
图1-7 两种常见的集中式布局的共享L2高速缓存
图1-8 Tile结构的分布式布局共享L2高速缓存
图1-9 广播一致性协议和目录一致性协议示意图
图1-10 片上网络常见的三种拓扑结构
图1-11 选择路／组为重构粒度的Cache组织方式
图1-12 TriBA的内核微体系结构示意图
图2-1 2D Mesh片上网络的三种布线拓扑结构
图2-2 TriBA-NoC核问通信网络以及节点编码方案
图2-3 TriBA存储层次的逻辑结构
图2-4 九核处理器存储网络中节点的编码
图2-5 2D Mesh和TirBA互连结构的底层特点
图2-6 CMesh和CTirBA互连结构的底层特点
图2-7 以Y型布局布线结构实现的九核TriBA处理器方案
图2-8 27核TriBA处理器的传统布局布线方式
图2-9 九核TriBA处理器矩形Tile曼哈顿布局布线示意图
图2-10 以矩形Tile方式采用曼啥顿布局布线实现27核TriBA处理器的示意图
图2-11 TriBA内部四端口存储控制器逻辑框图
图2-12 四端口路由器示意图
图2-13 TriBA网络的一个基本组连接示意图
图2-14 网络延迟比较
图2-15 网络吞吐量比较
图3-1 传统的三级层次化目录协议GETX操作过程
图3-2 传统层次化目录组织结构
图3-3 FCSL示意图
图3-4 64核Mesh的缓存一致性分组结构
图3-5 27核TriBA的缓存一致性分组结构
图3-6 目录控制器的有限状态机
图3-7 VC协议中读缺失和写缺失的事务处理过程
图3-8 VC目录组织结构
图3-9 27核三级分组层次化缓存一致性策略（逻辑示意图）
图3-10 VC-H的负载分配过程
图3-11 不同缓存一致性协议的目录存储开销
图3-12 缓存一致性协议的片上网络消息数量比较（结果以H-MESI归一化）
图3-13 缓存一致性协议的片上网络通信量比较（结果以Full-map归一化）
图3-14 缓存一致性协议的访问延时比较（结果以full-map归一化）
图3-15 缓存一致性协议的性能加速比比较（结果以HCD归一化）
图4-1 可重构缓存的组织结构
图4-2 JPEG在缓存重构时由于活动数据丢失引起的缺失率比较
图4-3 触发Cache重构的外部因素
图4-4 JPEG应用程序在运行过程中指令集并行度的变化
图4-5 Cache重构的过渡期机制示意图
图4-6 引尺过渡期机制与立即重构的Cache缺失率比较示意图
图4-7 Cache的Tag和掩码寄存器示意图
图4-8 R-LRU置换算法分析
图4-9 三种Downsize模式下Cache的缺失率（以立即重构方式为基准归一化）
图4-10 实际重构后对缺失率的持续性效果（过渡期为2000周期）
图4-11 执行时间分析（以立即重构为基准归一化）
图4-12 选择相同Cache路重构情况下，访存情况统计
图4-13 交替选择Cache路重构情况下，访存情况统计
图5-1 测试用例PgP和CRC32随发射宽度变化的footprint特征
图5-2 使用反馈来阻止缓存重构的示意图
图5-3 总体反馈机制框架示意图
图5-4 缓存监视器抽样示意图
图5-5 反馈控制环路
图5-6 在有无反馈机制两种策略下，各个发射宽度模式下的执行比例
图5-7 缓存缺失率比较（以无反馈机制的方法为基准归一化）
图5-8 三种方案下缓存功耗的比较（以无反馈机制的方法为基准归一化）
图5-9 执行过程需要的缓存容量（以无反馈机制的方法为基准归一化）
图5-10 EDP比较（以无反馈机制的方法为基准归一化）