VHDL语言100例详解

　　本书通过100个实例，详细介绍硬件描述语言VHDL的各种语法现象及其在专用集成电路（ASIC）设计描述中的使用方法。书后附有光盘，其中包括北京理工大学ASIC研究所自行研制的有自主版权的Talent高层次自动设计系统的多媒体演示软件和VHDL模拟器（学习版）及100例的描述与模拟测试向量文件，读者可直接在微机上运行这些模拟题目，借以更深入地掌握VHDL语言及其使用方法。本书的突出特点是实用性强，理论联系实际，是ASIC设计者难得的一本VHDL语言设计工具书。本书适合于从事数字系统／ASIC自动设计的研究、开发人员参考，也适合于尚未掌握VHDL语言但已熟悉高级程序设计语言（如C语言或ADA语言）的读者学习 VHDL语言，也可以作为高等学校计算机、自动控制、信息处理、电子工程和通信等专业的研究生及高年级本科生的教学参考书。

　　I.ASIC设计面临严峻的挑战人类即将迈进21世纪，半导体器件制造技术高度微细化在迅猛发展。原计划1998年实现0.25微米技术的生产，已于1997年提前实现；而预计2001年能实现的0.18微米技术的生产，有迹象表明今年（1999年）即可实现。这使得芯片的设计产生重大变化，设计制造集成度在1000万门以上的ASIC芯片成为可能。人们渴望已久的、在单块芯片上实现一个系统的全部功能，即系统级芯片（SystemLevelIC，简称SLIC;或System-on-Chip，简称SoC）的设计与制造正在或已经成为现实。迈进21世纪，网络与通信技术、多媒体技术以及新型体系结构的计算机设计，随时都在向SoC的设计与制造提出新的严峻挑战。系统级芯片设计是电子信息整机和集成电路产品设计相结合的最完美体现。开展系统级芯片设计工作有利于摆脱电子信息产品设计与集成电路电路芯片设计相脱节的局面，不但能取得重大经济效益，而且能够加快我们民族电子产品，特别是整机产品的发展步伐。迈进21世纪，制造技术与产品设计的需求都向集成电路设计业提出更严峻的挑战。要求设计行业能更快更好地设计出性能更优良、功能更完美、更复杂的ASIC产品。这迫使我们必须研究新的设计策略、设计方法和设计工具。在策略上最重要的是设计重用（reuse）。集成电路产品的集成度，目前仍然保持每18个月增长一倍的发展速度（摩尔定律），而产品的生命周期却日趋缩短，因此迫切要求提高ASIC芯片的设计速度。其中最重要的是尽可能重复运用已有的设计成果，采用具有知识产权的功能单元块（称IP）。因此，必须重视IP的开发和重用。在设计方法方面是要研究在更高的层次上运用设计自动化（EDA）工具进行设计的方法。目前我国ASIC设计业的基本状况是芯片设计开发工作严重滞后于电子产品发展的需求，滞后于芯片生产线的吞吐能力。并且设计和投产的ASIC产品门类单一，品种太少，性能较低。要改变这种状况，急需提高设计能力。除了加强技术人才培养和设计队伍建设外，最有效的方法之一是要大力发展高层次VHDL/Verilog自动设计技术。II．硬件描述语言VHDL的出现与发展状况硬件描述语言（HDL，HardwareDescriptionLanguage）至今约有40年的历史，现已成功地应用于ASIC自动设计的模拟验证和综合优化等方面。其最大特点是借鉴高级程序设计语言的功能特性对电路的行为与结构进行高度抽象化、规范化的形式描述，并对设计进行不同层次、不同领域的模拟验证与综合优化等处理，使设计过程达到高度自动化。至80年代末，硬件描述语言的发展趋势进入多领域、多层次并且迫切要求标准化和集成化。最终，只有VHDL和Verilog适应了这种发展趋势，先后成为IEEE制定的硬件描述语言的工业标准。VHDL语言的全称是"超高速集成电路硬件描述语言"（VHSICHardwareDescriptionLanguage）。VHDL的结构和方法受到ADA语言的影响，并吸收了其他硬件描述语言的某些优点。1986年3月，IEEE开始致力于VHDL的标准化工作，为此，成立了审查和完善VHDL的标准化小组。美国空军全力支持这项工作，并与Intermetrics签订发展VHDL（IEEE-1076）的支撑软件合同。1987年12月IEEE推出IEEEStd1076-1987。VHDL语言成为IEEE的标准后，很快在世界各地得到广泛应用，逐渐成为数字系统/ASIC设计中的主要硬件描述语言。1995年中国国家技术监督局组织编撰并出版《CAD通用技术规范》，推荐VHDL语言作为我国电子设计自动化硬件描述语言的国家标准。为了增强VHDL语言的描述能力，方便设计应用，IEEE在广泛征求各方面意见的基础上，对IEEEStd1076-1987标准进行了修改和扩充。修订版于1993年4月成为美国国家标准局（ANSI）标准，并于同年9月被IEEE认可为标准，即IEEEStd1076-1993。新版本提供了共享变量（sharedVariable）、组（group）、层次化路径名（hierarchicalpathName）、异族模块（foreignModel）、签名（signature）等描述机制，增加了一些逻辑和移位操作，修订了87版中语法的不一致性。此外，IEEE为了促进VHDL的应用还成立了专门机构VASG（VHDLAnalysisandStandardsGroup），下设多个专题组进行有关VHDL子标准的建立工作，如VHDL综合包标准工作组（1076.3），ASIC建模标准工作组（1076.4）、综合互操作性工作组（1076.6）等，并已经制订了一系列VHDL的子标准，如VHDL模型的标准多值逻辑系统IEEE1164（Std-Logic包），VITAL（VHDLInitiativeTowardsASICLibraries）等。这些标准的建立使得不同EDA工具间可以通过VHDL进行各种设计信息的数据交换，无疑将推动VHDL的更广泛的应用。Ⅲ.VHDL语言的特点VHDL是一种独立于实现技术的语言，它不受某一特定工艺的束缚，允许设计者在其使用范围内选择工艺和方法。为了适应未来的数字硬件技术，VHDL还提供了将新技术引入现有设计的潜力。VHDL语言的最大特点是描述能力极强，覆盖了逻辑设计的诸多领域和层次，并支持众多的硬件模型。具体而言，VHDL较其他的硬件描述语言有如下优越之处：1.支持从系统级到门级电路的描述，同时也支持多层次的混合描述；描述形式可以是结构描述，也可以是行为描述，或者二者兼而有之。2.既支持自底向上（bottom-up）的设计，也支持自顶向下（top-down）的设计；既支持模块化设计，也支持层次化设计；支持大规模设计的分解和设计重用。3.既支持同步电路，也支持异步电路；既支持同步方式，也支持异步方式。4.支持传输延迟，也支持惯性延迟，可以更准确地建立复杂的电路硬件模型。5.数据类型丰富，既支持预定义的数据类型，又支持自定义的数据类型；VHDL是强类型语言，设计电路安全性好。6.支持过程与函数的概念，有助于设计者组织描述，对行为功能进一步分类。7.提供了将独立的工艺集中于一个设计包的方法，便于作为标准的设计文档保存，也便于设计资源的重用。8.VHDL语言的类属提供了向设计实体传送环境信息的能力。9.VHDL语言的断言语句可用来描述设计本身的约束信息，支持设计直接在描述中书写错误条件和特殊约束，不仅便于模拟调试，而且为综合化简提供了重要信息。Ⅳ.VHDL语言高级综合由于VHDL是标准的硬件描述语言，因此国际上越来越多的高级综合系统都以VHDL作为设计输入。但是VHDL语言的本质是基于模拟而非综合的，其丰富的语法成份和描述机制无法且没有必要都进行综合。要实现VHDL综合系统，首先需确立VHDL的可综合子集。国际上对VHDL可综合子集的确立进行了许多研究，取得了一些有意义的结果，但并没有形成统一的标准。为了满足开发综合系统的需要，IEEE正积极着手VHDL可综合子集的标准化工作，并推出了征求意见的草案，目前国内可查到的最新版本是IEEE1076.6/D2.0。Ⅴ.VHDL语言混级模合拟1.硬件结构特性的体现：元件、信号与进程VHDL具有许多与数字硬件结构直接相关的概念，其中最主要的是元件，它是数字硬件结构"未知方框"的抽象。VHDL中，元件由实体与结构体两个概念共同描述，其中实体描述元件与外部环境的接口，其功能及结构是完全隐蔽的。实体的功能定义在称为结构体的单元中，而结构体规定设计实体输入/输出之间的关系。一个实体可存在多个对应的结构体，即可分别以行为、结构、数据流及各种方式混合的描述手段实现。元件的存在使VHDL脱离普通程序语言的范畴，成为描述数字电路的专用硬件设计语言。VHDL中的信号概念是数字电路中连线的抽象，它是各元件、各进程之间通信的数据通路。VHDL中的信号的状态可影响与信号相关的进程的运行，体现数字系统各单元的输入及输出的关系。VHDL中的进程完成电路行为的描述，由一系列顺序语句组成，是VHDL设计中进行功能描述的基本单元。由于进程的执行是并发的，因此在VHDL中引入delta延迟概念，用于表示时间上无穷小的模拟步，是VHDL中模拟进程同步机制的关键。一个模拟时刻包括若干delta延迟，所有进程均可能在特定条件下，在同一时刻的任一delta延迟点上激活。设计者的设计意图有时希望忽略在delta延迟点上的变化，着重于计算一个模拟时刻结束时的稳定状态，因此VHDL'93引进延迟进程的概念。此类进程只在某一时刻的最后一个delta延迟时激活，这样可降低处理频度，尤其是当用于时序检查方面时。例如对于信号赋值语句S1信号S1并不是立即得到所赋的信号A的值，而是必须经历delta延迟之后，S1才更新为信号A的值。delta延迟在模拟中由两阶段模拟算法实现。而对于包含以上信号赋值语句的进程，在一个模拟周期内可能频繁激活。有时设计者希望忽略这些延迟激活，因而引进延迟进程概念免除不必要的delta延迟处理。因此，包含上述信号赋值语句的延迟进程将仅在满足激活条件时刻的最后一个delta延迟（即一时刻的稳定阶段）激活，激活频度将会大大降低。延迟进程与非延迟进程的区别在于进程挂起等待之后的唤醒执行的时间不同。进程的激活要素包括三方面：一是敏感信号集，其次是激活条件，再次是等待时间。这些条件相互制约，当激活要素满足时，进程在指定时刻立即激活，所谓指定时刻可细化到某一delta延迟时刻。若是延迟进程，则激活推迟到当前模拟时刻的最后一个delta延迟时刻（即某一周期的稳定状态），且如果在最后一个delta时刻，有多个激活的延迟进程，则这些进程是执行顺序相关的。2.传输延迟、惯性延迟与阈值VHDL'87标准为信号传输的延迟提供两种延迟模式：传输延迟和惯性延迟。其中传输延迟相应于输入波形没有变化的传输，即任何宽度的脉冲均被传送，无滤除处理，类似电流通过电线上的延迟。而惯性延迟模式，宽度小于惯性延迟的脉冲均被滤除。这种延迟模式体现了开关电路的特性，如果脉冲的宽度小于开关电路的转换时间，或小于指定的脉宽，则不能传播。为了便于明确地定义最小脉宽限制，VHDL'93引入阈值（reject）的概念。3.硬件的并发性模拟VHDL的并发性体现在两个方面，首先使用VHDL进行数字电路设计时存在并发性，即VHDL支持设计分解，可使被分解的各子部分的设计并行完成。其次，模型的设计主要由三部分组成：定义实体：确立模型与环境的接口；定义结构体：完成模型的功能描述；定义测试部分：为模型生成测试向量，并捕获模型输出信号状态以供分析。下面，通过模型的实际设计过程加以说明。首先，在系统分析阶段，系统分析者可将设计对象分为若干独立的子元件，交给若干设计小组实现。系统分析者严格定义元件接口，并将元件之间的相互作用以文档形式提供给各设计小组。然后，各设计小组可独立并行地对子元件进行详细设计，并对子元件进行模拟验证，确保正确性。最终，系统设计者集成各子元件形成完整的设计，对整个设计进行模拟验证。设计的并发性可大大加快整体设计进程和提高设计质量。其次，VHDL之所以称为硬件描述语言，很重要的一点是因为它在模拟执行上具有并发性，这点很适于描述电路活动的并发性特点，是其他程序设计语言所不具备的。VHDL中的进程类似于UNIX操作系统中的进程，它们的挂起、活动均是独立的。并发性使得VHDL的设计模拟可在并行机上进行，这样大大提高了模拟效率，是解决模拟时间瓶颈的方法之一。4.混合级描述及混合级模拟VHDL的描述范围覆盖系统级、算法级、寄存器传输级、逻辑电路级，具有连续性和完整性。VHDL的结构描述方式和行为描述方式有机结合，各描述层次之间彼此衔接，协调一致。目前，较常用的大规模集成电路的设计方法包括基于标准单元库的自底向上的设计方法和自顶向下便于早期优化的Top-Down设计方法，以及自底向上和自顶向下相结合的设计方法。由于设计规模日益增大，设计复杂度急剧增加，传统的设计起点偏重低层的方法，会因设计规模的庞大增加很大的工作量。因此提高设计层次，注重早期优化，是现行较好的设计方式。目前，设计对象整体的设计过程经历多个层次。首先，在较高的抽象层次，进行前期的概念设计，优化设计模型；然后经由高级综合工具综合，产生寄存器传输级网表；最后经低层次综合工具，形成最终的设计结果。因此，由于存在多层次设计，就需要多个层次上的模拟，VHDL模拟器可完成混合级模拟，可为各个层次的硬件设计提供有效模拟，反映设计意图，供设计者调试其设计。是适应当前电路设计的最佳选择之一。Ⅵ.VHDL语言高级综合系统Talent以硬件描述语言（VHDL/Verilog）高级综合为核心的高层次设计（HLD）方法正日益成为EDA的主流。但由于HLD跨越设计的多个层次与领域，完成整个流程涉及多种关键技术，如硬件描述语言可视化输入与编译、模拟与验证、综合（行为级、RTL、逻辑级）与工艺映射等，因此国际上只有少数几家EDA公司掌握了HLD的核心方法，所推出的相应的EDA工具也都价格昂贵。为了打破国外的技术垄断，推出具有独立知识产权的高层次EDA工具，为国内的集成电路设计业服务，北京理工大学ASIC研究所于"八五"期间进行了VHDL语言高级综合的研究，完成了原型的VHDL高级综合及混合级模拟系统HLS/BIT，并在"九五"期间开展了相应的实用化工作，研制面向实用的专用集成电路高层次自动设计系统（命名为Talent）。Talent的系统目标是利用硬件描述语言VHDL进行数字系统设计的高层次行为功能描述，并通过综合将设计描述自动转换为低层次的设计实现，从而实现设计过程的高度自动化。其特点是基于硬件描述语言，以高级综合为核心，从高层次进行电路的自顶向下设计。其主要功能包括VHDL的编辑、编译、模拟验证，设计的自动综合与工艺映射，逻辑图自动生成等。其系统结构如图0.1所示，从图中可以看出，Talent可分为设计输入、设计综合及设计验证三大部分。其设计过程如下。1．利用VHDL对设计进行功能和算法描述通过Talent系统中VHDL智能编辑器可以方便地进行设计描述的录入和编辑，它针对VHDL语言的特点特别提供了标识符自动记忆、单词联想及VHDL固定语法结构联想式输入等功能。须注意进行设计描述时应根据Talent系统所确立的综合子集，使用综合所能接受的语法现象和描述方式。2．对VHDL设计描述进行编译Talent系统的VHDL编译器支持VHDL87/93全集，以语法分析器为核心，采取语法制导、分别编译（按次序编译）、一次扫描等技术，使系统具有很好的实用性。3．通过综合自动生成与工艺无关的RTL设计实现综合又可分为数据流综合与控制流综合两部分，前者自动生成电路的数据通道部分并提取相应的控制信息，后者将所提取的控制信息通过时序逻辑综合及组合逻辑综合完成控制器的综合。其中数据流综合子系统完成高级综合的任务，是整个系统的核心。4．通过工艺映射与工艺无关的综合结果转换为与工艺相关的设计结构综合结果的RTL网表与工艺无关，当ASIC投片制造时可根据特定的目标工艺，通过工艺映射将综合结果转换成工艺厂商所接收的设计格式。Talent工艺映射子系统中提出了两级RTL映射策略，即RTL工艺无关的映射与工艺相关的映射，并采取了知识制导的工艺映射方法。目前通过工艺映射，Talent系统已实现与几种现场可编程器件开发系统的联结，并生成实际的器件，借以完成器件实现电路的仿真。5．在设计的各个阶段利用VHDL模拟进行设计的模拟验证Talent系统的VHDL混合级模拟器（Vsim/Talent）全面支持VHDL87和VHDL93，并提供了强大的调试功能。其模拟核心采用事件驱动算法，对于同步电路设计采用基于周期的算法。模拟核心采用层次模拟，保留设计原型的元件之间的互连及嵌套关系，便于加载完善、灵活的调试系统，进行调试定位，信息查找和运行控制，符合设计者的思维习惯。6．利用逻辑图自动生成工具直观地观察设计结果逻辑图自动生成工具将综合及工艺映射的结果分页自动生成逻辑图，并作为设计文档保存。其成图迅速，布局美观，走线均匀合理，合乎人的阅读习惯，并具有友好的用户界面及缩放、滚动等完善的编辑功能。图0.1？Talent系统结构图Ⅶ.VHDL语言100例的选取与本书的撰写目标与其他以VHDL为输入的EDA软件一样，Talent自动设计系统与设计者的通信界面（工具）是VHDL语言。应用该系统完成ASIC设计的至关重要的前题是，设计者必须熟练掌握VHDL语言，必须能够运用VHDL语言对所要设计的ASIC完成其行为功能或结构的描述。VHDL语言规模很大，语法现象十分复杂。经验表明，一个初学者要想达到能得心应手地描述出一个有一定规模的ASIC芯片的程度，总需要一个学习和实践的过程。特别是对某些规模较大有实用意义的设计题目的描述，上机模拟和结果分析是一个相当枯燥艰难的历程。本书的撰写恰是为缩短这一进程，为读者提供一个VHDL语言学习和借鉴的捷径。本书选取的100个例题全部在Talent系统上通过编译和模拟。其中许多题目曾用于调试和测试Talent系统。这些题目大致可分为4类。首先选择组成数字系统/ASIC的某些基本单元，如加（减）法器、乘（除）法器、比较器、选择器、寄存器等（第1~8例）。通过对这些单元电路的行为功能描述，阐明VHDL语言设计实体说明、结构体描述、并发进程语句与激活条件、顺序语句、变量与信号、位向量、延迟以及重载等VHDL语言的基本概念和描述方法。即使没学过硬件描述语言的人，只要有高级程序设计语言（如C语言或ADA语言）的基本知识，也可借助这些题目的详解掌握VHDL语言。其次选择的一批例题是为了拓宽讨论VHDL语言的一些更为重要而复杂的语法现象。特别是对一些较难理解的语法问题和使用技巧，则通过反复举例进行充分解释。例如数据类型、函数及七值逻辑问题（第9~18例），死锁与振荡（第20~23例），分辨函数、分辨信号与属性（第24~29例），进程（第30~33例），类属（第40，41，46例）以及延迟分析（第48~51例）等都有重点地列举若干例题进行深入浅出的讨论。随后开始触及某些单元电路的应用，例如各种功能的寄存／计数器（第52~56例），译码器（第57~59例），基本计算电路（第60~63例）及有限状态自动机（第64和65例）等等。通过这些举例读者可进一步深入而全面地理解和掌握前述语法现象的使用方法。最后给出某些有一定实用意义的举例。如DSP（第66和67例），整机性的设计举例（第68~77、90~93例），四位微处理器芯片Am2901和Am2910（第78~89例）以及流水线结构的RISC机（第94~100例）。这些举例具有典型性和实用性。它们的VHDL描述较长，语法结构也相对复杂。读者需熟悉它们的组成原理和体系结构后，再来分析相应的VHDL源描述。弄清楚这些描述，非常有利于您用VHDL进行ASIC设计工作。附录Ⅰ中的100例内容一览表，摘要给出每一例涵盖的基本语法内容，可供读者迅速查寻所需要参考的题目。为了使读者准确掌握与理解VHDL语言的用语，附录Ⅱ特地给出VHDL语言专用术语的中英文对照表。书后所附光盘给出Talent系统的多媒体演示系统、100例描述和模拟测试向量的全部有关文件，以及Talent系统VHDL模拟器（学习版本），读者可在熟读附录Ⅲ的Vsim/Talent使用方法后，到微机上直接运行这些模拟文件，借以更深入地掌握有关的内容。刘明业教授主持本书稿的撰写，并最后统稿全书。参加撰写工作的有石峰副教授/博士、韩曙副教授、张东晓博士、袁媛、陈东瑛、刘沁楠、吴清平、刁岚松、王作建、李春、李杰、谢巍、张俭锋等13位同志。叶梅龙教授精心审阅了本书各例的初稿，并进行了修改，使全书撰写格式和措辞用语等趋于统一和规范，同时归纳出书后附录Ⅰ的一览表。袁媛为本书稿的校对、改错和部分录入工作付出了大量艰辛的劳动。本书的素材是作者们多年从事科研开发工作的积累。他们的工作长期以来得到国家"八五""九五"科技攻关项目、国防微电子技术预研项目、国家自然科学基金项目以及国家教委博士点建设基金项目的支持。对上述有关部委、国防科工委、电科院、北京华大集成电路设计中心、兵科院及北京理工大学的各级领导、师长和朋友的长期关怀、指导和帮助，作者在此谨致以诚挚的谢意。限于我们的工作实践和认识水平，书中难免存在缺点、疏忽甚至错误。恳切希望广大读者批评指正。