Verilog HDL实验练习与语法手册

第一部分 设计示范与实验练习
练习一 简单的组合逻辑设计
练习二 简单分频时序逻辑电路的设计
练习三 利用条件语句实现计数分频时序电路
练习四 阻塞赋值与非阻塞赋值的区别
练习五 用always块实现较复杂的组合逻辑电路
练习六 在Verilog HDL中使用函数，
练习七 在Verilog HDL中使用任务task声明语句
练习八 利用有限状态机进行时序逻辑的设计
练习九 利用状态机实现比较复杂的接口设计
练习十 通过模块实例调用实现大型的设计
练习十一 简单卷积器的设计
练习十二 利用SRAM设计一个FIFO
第二部分 Verilog硬件描述语言参考手册
一、关于IEEE 1364标准
二、Verilog简介
三、语法总结
四、编写Verilog HDL源代码的标准
五、设计流程
六、按字母顺序查找部分
七、编译器指示
八、系统任务和函数
第三部分 IEEE Verilog1364-2001标准简介
一、Verilog语言发展历史回顾
二、IEEE1364-2001 Verilog标准的目标
三、新标准使建模性能得到很大提高
四、提高了ASIC/FPGA应用的正确性
五、编程语言接口（PLI）方面的改进
六、总结
附录一 A/D转换器的Verilog HDL模型和建立模型所需要的技术参数
附录二 2K*8位异步CMOS静态RAM HM-65162
参考文献