目录
序
译者序
开篇
前言
第1章 逻辑势方法 1
1.1 简介 2
1.2 逻辑门的延迟 6
1.3 多层级的电路 14
1.4 *佳层级数 21
1.5 本章方法小结 23
1.6 内容前瞻 25
1.7 习题 26
第2章 设计实例 28
2.1 8-输入与门 29
2.2 译码器 33
2.3 同步仲裁 35
2.3.1 初始电路 36
2.3.2 改进电路 39
2.3.3 新设计 42
2.4 本章小结 43
2.5 习题 44
第3章 基于逻辑势的推导方法 46
3.1 逻辑门模型 47
3.2 逻辑门的延迟 49
3.3 路径延迟的*小化方法 52
3.4 路径长度的选择方法 55
3.5 错误的层级数 58
3.6 错误的门尺寸 60
3.7 本章小结 62
3.8 习题 62
第4章 逻辑势演算 64
4.1 逻辑势的定义 65
4.2 输入端的分类 66
4.3 逻辑势的计算 67
4.4 非对称逻辑门 71
4.5 逻辑门的分类 72
4.5.1 与非门 73
4.5.2 或非门 74
4.5.3 选择器和三态反相器 74
4.5.4 异或门、同或门和奇偶校验门 75
4.5.5 多数表决门 77
4.5.6 加法器进位链 78
4.5.7 动态锁存器 78
4.5.8 动态穆勒C单元 79
4.5.9 逻辑势的上界 80
4.6 估算寄生延迟 80
4.7 逻辑势的性质 82
4.8 习题 84
第5章 模型校准 86
5.1 校准技术 86
5.2 设计测试电路 88
5.2.1 上升、下降和平均延迟 89
5.2.2 输入选择 89
5.2.3 寄生电容 93
5.2.4 制程敏感度 95
5.3 其他表征方法 96
5.3.1 数据表 96
5.3.2 测试芯片 99
5.4 特殊电路的校正 100
5.5 本章小结 101
5.6 习题 101
第6章 非对称逻辑门 103
6.1 设计非对称逻辑门 104
6.2 非对称逻辑门的应用 107
6.3 本章小结 111
6.4 习题 111
第7章 上升与下降不同时的延迟 113
7.1 延迟分析 115
7.2 实例分析 118
7.2.1 偏斜门 119
7.2.2 γ和μ对逻辑势的影响 121
7.3 优化CMOS的P/N值 122
7.4 本章小结 125
7.5 习题 126
第8章 电路系列 127
8.1 伪NMOS电路 128
8.2 多米诺电路 131
8.2.1 动态门的逻辑势 133
8.2.2 多米诺电路的层级势 135
8.2.3 设计特定逻辑的静态门 140
8.2.4 设计动态门 142
8.3 传输门 144
8.4 本章小结 146
8.5 习题 147
第9章 放大器的叉 148
9.1 叉电路的形式 149
9.2 一个叉电路应该有多少个层级？ 152
9.3 本章小结 157
9.4 习题 158
第10章 分支与内部互连 159
10.1 单输入分支电路 160
10.1.1 等长分支路径 160
10.1.2 不等长分支路径 163
10.2 逻辑单元后的分支 166
10.3 分支与重组电路 168
10.4 内部互连 171
10.4.1 短导线 172
10.4.2 长导线 172
10.4.3 中等长导线 173
10.5 设计方法 174
10.6 习题 175
第11章 宽体结构 176
11.1 n-输入与门结构 177
11.1.1 *小逻辑势 177
11.1.2 *小延迟 180
11.1.3 其他的宽体逻辑 181
11.2 n-输入穆勒C单元电路 181
11.2.1 *小逻辑势 182
11.2.2 *小延迟 183
11.3 译码器 186
11.3.1 简单译码器 186
11.3.2 预译码 187
11.3.3 Lyon-Schediwy译码器 189
11.4 选择器 191
11.4.1 选择器的宽度 191
11.4.2 中等宽度的选择器 195
11.5 本章小结 197
11.6 习题 197
第12章 总结 199
12.1 逻辑势理论 199
12.2 顿悟逻辑势 202
12.3 设计流程 204
12.4 其他设计路径的方法 207
12.4.1 模拟和微调 207
12.4.2 等量扇出 208
12.4.3 等量延迟 208
12.4.4 数值优化 209
12.5 逻辑势方法的缺陷 210
12.6 离别语 210
附录A 术语表 212
附录B 参考的制程参数 215
附录C 精选习题的解 216
参考文献 225
索引 226
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